Actualmente, en el mercado, hay dos tipos de circuitos integrados digitales no saturables de alta velocidad. El primero de ellos, la familia TTL Schottky, ya fue analizado en el capítulo anterior. Ahora, estudiaremos la segunda de las familias, la ECL o lógica de emisores acoplados.

Los diseñadores de sistemas digitales han encontrado una familia que ofrece ventajas con respecto a las velocidades de cambio de nivel, bajos retrasos de transmisión, etc. Una de estas familias es la ECL (Emitter Coupled Logic) o lógica de emisores acoplados.

La evolución de la estructura de un transistor bipolar ha ido mejorando a lo largo del tiempo. En el caso que nos ocupa, la familia ECL, conviene señalar que, en un principio, se comenzó a fabricar usando una tecnología avanzada isoplanar llamada FAST-Z. Este proceso hacía posible retrasos lógicos menores de un nanosegundo, y un alto control sobre los cambios de nivel alto a bajo y viceversa.

Como en todas las tecnologías de tipo isoplanar, el proceso FAST-Z incorpora una delgada capa de óxido entre las dos superficies exteriores, en vez de la región P+ que presentan los procesos planares. El óxido no necesita ningún tipo de separación entre las regiones base-colector, resultando una reducción sustancial del tamaño de los circuitos integrados o chips.

Esta clase de estructuras permite una reducción en el área de un transistor de silicio de un 400% en comparación con una estructura planar. El substrato del colector, por lo tanto, también se reduce en este 400%, luego el área base-colector disminuye en un 540%. Estas reducciones combinadas con la unión superficial nos permitirán tener un control mayor en el proceso de ionización, con lo que disminuirán los valores de capacidad y resistencia, lo que permitirá un aumento de velocidad.

El proceso FAST-LSI es análogo al FAST-Z pero también incluye algunas mejoras. La alineación de los metales ha sido disminuida y acortadas las distancias entre los contactos base emisor. La estructura metálica también se ha visto mejorada, al utilizar un combinado de platino y silicio para los contactos óhmicos tipo N+ y P+.

Observando la figura siguiente vemos que nos encontramos ante un amplificador diferencial, denominado así porque su salida es proporcional a la diferencia entre dos tensiones de entrada V1 y V2. Este circuito se utiliza pricipalmente en sistemas analógicos, pero también tiene propiedades digitales, llegando a ser la base de construcción de la lógica de emisor acoplado o ECL (en algunos casos nos la podemos encontrar como lógica de modo corriente o CML).

Si V1 es igual que V2 tendremos que, por simetría del circuito, las corrientes de los transistores son iguales. Sin embargo, si V1 sobrepasa a V2 en aproximadamente 0,1 voltio, el transistor T1 estará en conducción y T2 en corte; e inversamente, si V1 es menor que V2 en 0,1 voltio, entonces T2 conducirá y T1 estará en corte.

La corriente de emisor se mantiene prácticamente constante, y se transfiere o conmuta del transistor T1 al T2 cuando la tensión V1 varía desde 0,1 V, por encima de la tensión de referencia V2, hasta 0,1 voltios por debajo de esta tensión. Excepto dentro de un margen muy estrecho de variación de la tensión de entrada V1, a la salida S sólo puede tener uno de dos posibles valores y, por tanto, actúa como circuito digital.

Los dos niveles lógicos pueden deducirse fácilmente. Si T2 está en corte, la tensión de salida será igual a la de alimentación y estaremos a nivel lógico 1. Cuando T2 está en conducción, los valores de las resistencias calculados previamente harán que el transistor se encuentre en su zona activa, es decir, T2 estará en su región activa cuando la unión colector-base esté polarizada inversamente. Entonces, la tensión de salida será la de alimentación menos la caída de tensión en la resistencia de colector, obteniendo de esta manera el estado lógico 0.

Puesto que en el amplificador diferencial ningún transistor está dispuesto a llegar a saturación, se elimina el tiempo de almacenamiento y, por tanto, la lógica ECL se convierte en la más rápida de las familias lógicas. Podemos conseguir retardos de propagación inferiores a 0,5 nanosegundos por puerta.

Si nos fijamos en la puerta OR/NOR de la figura con dos entradas, observaremos que este circuito consta básicamente de un amplificador diferencial, con la modificación de utilizar dos transistores paralelos a la entrada.

Consideremos lógica positiva. Si A y B están las dos a nivel bajo, ninguno de los dos transistores T1 ó T2 conducirá, mientras que T3 está en la región activa. En estas condiciones, la salida S está en bajo, y su complementaria en alto. Si indistintamente A o B están a nivel alto, la corriente de emisor conmuta al transistor de entrada cuya base esté en alto, y la corriente de colector de T3 cae aproximadamente a cero. Por lo tanto, S tendrá un 1 lógico y /S un 0.

La disponibilidad de salidas complementarias constiuye una clara ventaja a la hora de diseñar nuestros circuitos lógicos, pues evita la necesidad de agregar puertas simplemente como inversores.

Una de las dificultades de la topología ECL es la de que los niveles altos y bajos en las salidas difieren de los de las entradas; por eso, como podemos ver en la puerta OR/NOR de tres entradas, se utilizan los seguidores de emisor T5 y T6 en la salida para suministrar el apropiado nivel de tensión continua. La tensión de referencia se obtiene normalmente a partir de una red compensada en temperatura.

Circuito de la red de compensación de temperatura para determinar la tensión de referencia V_R

 

La resistencia de entrada en esta familia puede considerarse infinita si todas las entradas están a nivel bajo de forma que todos los transistores de estrada estén en corte. Si una de las entradas está alta, T4 estará a corte y la resistencia de entrada corresponde a la de un transistor con una resistencia de emisor de aproximadamente 1,2 K, con lo que resulta una resistencia de entrada de unos 100K. La resistencia de salida es la de un seguidor de emisor siendo un valor estimado de unos 15 ohmios; puesto que la resistencia de entrada es muy alta, y la de salida muy baja, se puede conseguir un "fan-out" o capacidad de salida elevada a baja frecuencia.

El "fan - out" viene determinado más bien por el hecho de que la carga capacitiva retrasa la actuación de la puerta. Si C es la capacidad de entrada por puerta, y N es el "fan - out", la capacidad total en paralelo con el seguidor de emisor T5 es N*C. Esta capacidad se carga rápidamente a través de la pequeña resistencia de salida cuando T5 está en conducción. No obstante, consideremos la situación en que la tensión de salida está nivel alto y cae la entrada al seguidor de emisor. Como la tensión entre armaduras de un condensador no puede variar instantáneamente, T5 se corta. Por tanto, la salida cae hasta con una constante de tiempo 1,5 milésimas de N*C, y N se determina en función del tiempo máximo de transición disponible entre dos estados.